我正在尝试使用从0到109循环的多个计数器进行设计。但是，在FPGA上时，计数器不会在109处复位，而是在127（其最大值）处复位。他们确实在仿真中工作。下面是我的代码：
speaker_processing_r : process(us_clock)
begin
if(rising_edge(us_clock)) then
if(i_reset = '1') then
output_counter_r_0 <= 0;
output_counter_r_1 <= (sample_period);
output_counter_r_2 <= (sample_period*2);
output_counter_r_3 <= (sample_period*3);
output_counter_r_4 <= (sample_period*4);
data_r_0 <= X"00";
data_r_1 <= X"00";
data_r_2 <= X"00";
data_r_3 <= X"00";
data_r_4 <= X"00";
else
--Output Conditions based on delays calculated or inserted
if(output_counter_r_0 = 2) then
data_r_0 <= shift_register_r(0);
elsif(output_counter_r_0 = delay_1) then
data_r_1 <= shift_register_r(0);
elsif(output_counter_r_0 = delay_2) then
data_r_2 <= shift_register_r(0);
elsif(output_counter_r_0 = delay_3) then
data_r_3 <= shift_register_r(0);
elsif(output_counter_r_0 = delay_4) then
data_r_4 <= shift_register_r(0);
elsif(output_counter_r_0 = (sample_period*5-1)) then
output_counter_r_0 <= 0;
end if;
if(output_counter_r_1 = 2) then
data_r_0 <= shift_register_r(1);
elsif(output_counter_r_1 = delay_1) then
data_r_1 <= shift_register_r(1);
elsif(output_counter_r_1 = delay_2) then
data_r_2 <= shift_register_r(1);
elsif(output_counter_r_1 = delay_3) then
data_r_3 <= shift_register_r(1);
elsif(output_counter_r_1 = delay_4) then
data_r_4 <= shift_register_r(1);
elsif(output_counter_r_1 = (sample_period*5-1)) then
output_counter_r_1 <= 0;
end if;
if(output_counter_r_2 = 2) then
data_r_0 <= shift_register_r(2);
elsif(output_counter_r_2 = delay_1) then
data_r_1 <= shift_register_r(2);
elsif(output_counter_r_2 = delay_2) then
data_r_2 <= shift_register_r(2);
elsif(output_counter_r_2 = delay_3) then
data_r_3 <= shift_register_r(2);
elsif(output_counter_r_2 = delay_4) then
data_r_4 <= shift_register_r(2);
elsif(output_counter_r_2 = (sample_period*5-1)) then
output_counter_r_2 <= 0;
end if;
if(output_counter_r_3 = 2) then
data_r_0 <= shift_register_r(3);
elsif(output_counter_r_3 = delay_1) then
data_r_1 <= shift_register_r(3);
elsif(output_counter_r_3 = delay_2) then
data_r_2 <= shift_register_r(3);
elsif(output_counter_r_3 = delay_3) then
data_r_3 <= shift_register_r(3);
elsif(output_counter_r_3 = delay_4) then
data_r_4 <= shift_register_r(3);
elsif(output_counter_r_3 = (sample_period*5-1)) then
output_counter_r_3 <= 0;
end if;
if(output_counter_r_4 = 2) then
data_r_0 <= shift_register_r(4);
elsif(output_counter_r_4 = delay_1) then
data_r_1 <= shift_register_r(4);
elsif(output_counter_r_4 = delay_2) then
data_r_2 <= shift_register_r(4);
elsif(output_counter_r_4 = delay_3) then
data_r_3 <= shift_register_r(4);
elsif(output_counter_r_4 = delay_4) then
data_r_4 <= shift_register_r(4);
elsif(output_counter_r_4 = (sample_period*5-1)) then
output_counter_r_4 <= 0;
end if;
output_counter_r_0 <= output_counter_r_0 +1;
output_counter_r_1 <= output_counter_r_1 +1;
output_counter_r_2 <= output_counter_r_2 +1;
output_counter_r_3 <= output_counter_r_3 +1;
output_counter_r_4 <= output_counter_r_4 +1;
end if;
end if;
end process;
所有的延迟的（delay_1，delay_2，delay_3，delay_4）信号为仿制药以及sample_period。周期us_clock为1微秒。感谢您对为何不重置的任何见解。
我看到一个明显的问题和一个潜在的问题。
首先，当您output_counter_r_* <= output_counter_r_* + 1在流程结束时进行分配时，它们优先于if块内的分配（请参阅信号分配如何在流程中工作？）。在此过程完成之前，计数器信号分配不会“生效”，因此那些增量语句之前的所有内容都将被忽略。我很惊讶它实际上在SIM卡中工作。您正在使用什么模拟器？
第二个潜在问题是计数器的翻转条件取决于前面的if条件都不为真。这是故意的吗？除非delay_*碰巧等于sample_period*5-1，否则这不是问题，但是您可能希望尝试将其拆分为：
if(output_counter_r_0 = 2) then
data_r_0 <= shift_register_r(0);
elsif(output_counter_r_0 = delay_1) then
data_r_1 <= shift_register_r(0);
elsif(output_counter_r_0 = delay_2) then
data_r_2 <= shift_register_r(0);
elsif(output_counter_r_0 = delay_3) then
data_r_3 <= shift_register_r(0);
elsif(output_counter_r_0 = delay_4) then
data_r_4 <= shift_register_r(0);
end if;
if(output_counter_r_0 = (sample_period*5-1)) then
output_counter_r_0 <= 0;
else
output_counter_r_0 <= output_counter_r_0 +1;
end if;
（除非那不是您想要的功能。）
编辑以获取进一步的解释
基本上，在VHDL中的过程中，仅在过程挂起/等待时（即，对于正常过程，最后），才分配信号，这意味着仅使用对信号的最后一次分配。由于一些我不会在这里介绍的原因，这很有用，但是结果是，由于您总是在过程结束时增加计数器，因此您在过程中早些时候对它们所做的任何其他操作都将被忽略。 。您可以按照上面显示的方式对其进行编码，除非有意让您的过渡条件取决于其他计数器比较-“如果= 2，请执行此操作，否则，如果= delay_1进行此操作，...否则，如果它处于极限，滚过来。” 有了这样的逻辑，
如果这样做是有意的，最简单的解决方案就是将增量移动到流程的开始，因此，增量检查会覆盖这些增量。另一种（也许更安全？）解决方案将修改上面的第二个if块，以明确检查您想要的条件。由你决定。
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