Verilog中的未知模块错误，但模块已存在

我正在为我所处的数字逻辑类做一个预实验。我们必须设计一个n位计数器和一个半加法器，然后设计另一个模块，在其中将nbitcounter和半加法器一起使用。

我在新模块中实例化计数器时遇到问题。它说不nbitcounter存在，但是我正在设计文件列表中查看它，并且已经对其进行了测试，因此我知道它可以工作。谁能帮助我深入了解这一切？

module nBitCounter
    #(parameter N=4)
    (input wire clr ,
     input wire clk ,
     output reg [N-1:0] q
    );
    
 always @(posedge clk or posedge clr)
 begin
    if (clr == 1)
        q <= 0;
    else
        q <= q + 1;
  end
endmodule

module counter2adder(clk, clr, s, c_out);
//Port and wire declarations:
    input wire clk, clr;
    output wire s, c_out;
    wire [2:0] out;
 //Logic:
    nBitCounter #(.N(2)) 2count(
    .clk(clk),
    .clr(clr),
    .q(out)
    );   
    
endmodule

如您所见，counter2adder尚未完成，但是我停了下来，因为我看到了此错误。另一件事。计数器的文件称为n-bitCounter.v。我不知道这是否会改变事情。