vhdl中是否有功能来检查端口是否已连接或打开？

在VHDL中，允许将组件的输出端口保持打开状态。是否有功能从组件内部检测到该错误，以便可以生成其他硬件？

我不想等待优化步骤，因为如果端口保持开放状态，我想修改硬件。

具体来说，我正在生成一个具有差分输出的组件，其中在_P和_N都连接的情况下，我想包括一个OBUFDS，而在_N断开的情况下，我不想包含该组件。