我无法在我的 Verilog 代码中处理此错误：“错误：格式错误的语句”

“main.v:38：错误：格式错误的语句”。在加法器模块中调用。

我想在 Verilog 中实现 ALU，但我得到了这个错误。

甚至 StackOverflow 上一个问题也帮不了我。

module Adder(A, B, Cin, S, Cout);
  input A, B, Cin;
  output reg S, Cout;
  
  always @(*)
    begin
      S = (A ^ B) ^ Cin;
      Cout = (A & B) | (A & Cin) | (B & Cin);
    end
endmodule

module ALU(op1, op2, opCode, Cin, Res, cFlag, zFlag, oFlag);
  input [31 : 0] op1, op2;
  input [3 : 0] opCode;
  input Cin;
  output [31 : 0] Res;
  output cFlag, zFlag, oFlag;
  integer i;
  
  wire Cout;
  
  always @(*) begin
      if(opCode == 4'b1001) begin
        for(i = 0; i < 32; i = i + 1) begin
           Adder adder(op1[i], op2[i], Cin, Res[i], Cout);
           case(Cout)
            1'b1 : Cin = 1'b1;
            1'b0 : Cin = 1'b0;
           endcase
        end
      end
    end
endmodule